Как Linux perf вычисляет кеш-ссылки и кеш-пропущенные события - PullRequest
Новая
       65

Как Linux perf вычисляет кеш-ссылки и кеш-пропущенные события

2 голосов
/ 07 марта 2019

Я смущен перф событиями cache-misses и L1-icache-load-misses,L1-dcache-load-misses,LLC-load-misses.Как и когда я пытался perf stat всех из них, ответ не казался последовательным: 

%$: sudo perf stat -B -e cache-references,cache-misses,cycles,instructions,branches,faults,migrations,L1-dcache-load-misses,L1-dcache-loads,L1-dcache-stores,L1-icache-load-misses,LLC-loads,LLC-load-misses,LLC-stores,LLC-store-misses,LLC-prefetches ./my_app

       523,288,816      cache-references                                              (22.89%)
       205,331,370      cache-misses              #   39.239 % of all cache refs      (31.53%)
    10,163,373,365      cycles                                                        (39.62%)
    13,739,845,761      instructions              #    1.35  insn per cycle           (47.43%)
     2,520,022,243      branches                                                      (54.90%)
            20,341      faults
               147      migrations
       237,794,728      L1-dcache-load-misses     #    6.80% of all L1-dcache hits    (62.43%)
     3,495,080,007      L1-dcache-loads                                               (69.95%)
     2,039,344,725      L1-dcache-stores                                              (69.95%)
       531,452,853      L1-icache-load-misses                                         (70.11%)
        77,062,627      LLC-loads                                                     (70.47%)
        27,462,249      LLC-load-misses           #   35.64% of all LL-cache hits     (69.09%)
        15,039,473      LLC-stores                                                    (15.15%)
         3,829,429      LLC-store-misses                                              (15.30%)

События L1-* и LLC-* легко понять, поскольку я могу сказать, что они читаютсяиз аппаратных счетчиков в CPU.

Но как perf вычисляет cache-misses событие?Насколько я понимаю, если cache-misses считает количество обращений к памяти, которое не может быть обработано кэшем ЦП, то не должно ли оно быть равным LLC-loads-misses + LLC-store-misses?Ясно, что в моем случае cache-misses намного выше, чем число Last-Level-Cache-Misses.

Та же самая путаница относится к cache-reference.Это намного ниже, чем L1-dcache-loads и намного выше, чем LLC-loads + LLC-stores

Информация о ядре и процессоре Linux: 

%$: uname -r

4.10.0-22-generic

%$: lscpu

Architecture:          x86_64
CPU op-mode(s):        32-bit, 64-bit
Byte Order:            Little Endian
CPU(s):                4
On-line CPU(s) list:   0-3
Thread(s) per core:    1
Core(s) per socket:    4
Socket(s):             1
NUMA node(s):          1
Vendor ID:             GenuineIntel
CPU family:            6
Model:                 158
Model name:            Intel(R) Core(TM) i5-7600K CPU @ 3.80GHz
Stepping:              9
CPU MHz:               885.754
CPU max MHz:           4200.0000
CPU min MHz:           800.0000
BogoMIPS:              7584.00
Virtualization:        VT-x
L1d cache:             32K
L1i cache:             32K
L2 cache:              256K
L3 cache:              6144K
NUMA node0 CPU(s):     0-3
Flags:                 fpu vme de pse tsc msr pae mce cx8 apic sep mtrr pge mca cmov pat pse36 clflush dts acpi mmx fxsr sse sse2 ss ht tm pbe syscall nx pdpe1gb rdtscp lm constant_tsc art arch_perfmon pebs bts rep_good nopl xtopology nonstop_tsc aperfmperf tsc_known_freq pni pclmulqdq dtes64 monitor ds_cpl vmx est tm2 ssse3 sdbg fma cx16 xtpr pdcm pcid sse4_1 sse4_2 x2apic movbe popcnt tsc_deadline_timer aes xsave avx f16c rdrand lahf_lm abm 3dnowprefetch epb intel_pt tpr_shadow vnmi flexpriority ept vpid fsgsbase tsc_adjust bmi1 hle avx2 smep bmi2 erms invpcid rtm mpx rdseed adx smap clflushopt xsaveopt xsavec xgetbv1 xsaves dtherm ida arat pln pts hwp hwp_notify hwp_act_window hwp_epp

1 Ответ

4 голосов
/ 07 марта 2019

Интересующие вас встроенные события perf сопоставляются со следующими событиями мониторинга производительности оборудования на вашем процессоре: 

  523,288,816      cache-references        (architectural event: LLC Reference)                             
  205,331,370      cache-misses            (architectural event: LLC Misses) 
  237,794,728      L1-dcache-load-misses   L1D.REPLACEMENT
3,495,080,007      L1-dcache-loads         MEM_INST_RETIRED.ALL_LOADS
2,039,344,725      L1-dcache-stores        MEM_INST_RETIRED.ALL_STORES                     
  531,452,853      L1-icache-load-misses   ICACHE_64B.IFTAG_MISS
   77,062,627      LLC-loads               OFFCORE_RESPONSE (MSR bits 0, 16, 30-37)
   27,462,249      LLC-load-misses         OFFCORE_RESPONSE (MSR bits 0, 17, 26-29, 30-37)
   15,039,473      LLC-stores              OFFCORE_RESPONSE (MSR bits 1, 16, 30-37)
    3,829,429      LLC-store-misses        OFFCORE_RESPONSE (MSR bits 1, 17, 26-29, 30-37)

Все эти события описаны в руководстве Intel, том 3. Для получения дополнительной информации о том, как сопоставить perf события с собственными событиями, см. События аппаратного кэша и перф. и Как перф использовать оффкор события? .

Но как perf вычисляет событие пропадания кэша? Из моего понимания, если промах кэша подсчитывает количество обращений к памяти, которые не могут обслуживаться кэшем ЦП, тогда не должно быть равным ООО-грузит-мисс + ООО-магазин-мисс? Очевидно, в моем случае количество пропущенных кеша намного больше, чем число последних пропущенных кеш-уровней.

LLC-load-misses и LLC-store-misses учитывают только запросы по требованию, но они также учитывают как кэшируемые, так и не кэшируемые запросы. С другой стороны, cache-misses учитывает как запросы спроса, так и спекулятивные запросы, но только кешируемые. Поэтому не обязательно, чтобы одно было больше другого.

Такая же путаница идет с кеш-ссылкой. Это намного ниже, чем L1-dcache-load и намного выше, чем LLC-load + LLC-store

Гарантируется, что cache-reference больше, чем cache-misses, потому что первый считает запросы независимо от того, пропустили ли они L3. Обычно L1-dcache-loads больше, чем cache-reference, поскольку нагрузки, создаваемые ядром, обычно происходят только тогда, когда у вас есть инструкции по загрузке и из-за локальности кэша, демонстрируемой многими программами. Но это не всегда так из-за аппаратных предварительных выборок.

События L1- * и LLC- * легко понять, поскольку я могу сказать, что они читаются с аппаратных счетчиков в CPU.

Нет, это ловушка. Их нелегко понять.

...