32-разрядный делитель в Verilog с конечным автоматом управления

Question

Я пытаюсь реализовать 32-разрядный разделитель в Verilog, и у меня возникают проблемы. А и В - это числа, которые нужно разделить. Вот мой код до сих пор. Выход тестового стенда:

Что я делаю не так? Кроме того, что это означает, когда выходной сигнал одновременно является высоким и низким? Это реализуется в EDAPlayground:

Конструкция и испытательный стенд

Answer 1

Не уверен, что это ваша единственная проблема, но вы используете nextstate в вашем комбинационном логическом блоке на пути управления. Вы должны использовать state (то есть не 100 * *, а case (state))

Вы также не должны устанавливать load, run, err и ok в регистровом блоке always @(posedge clk or negedge reset) и комбинационном блоке always @(*) в тракте управления, они должны назначаться только из комбинационный блок.