Как правило, объем кэша TLB процессора зависит от размера страницы. Это означает, что для страниц размером 4 КБ и для страниц объемом 512 МБ могут быть разные записи L1 / L2 кэша TLB.
Например, для ARM Cortex-A75:
Микро TLB данных - это полностью ассоциативный TLB с 48 записями, который используется операциями загрузки и хранения. Записи кэша имеют гранулярность 4 КБ, 16 КБ, 64 КБ и 1 МБ только для сопоставлений VA и PA.
Источник: Информационный центр ARM
Для ARM Cortex-A55:
TLB данных Cortex-A55 L1 поддерживает только страницы размером 4 КБ.
Любые другие размеры страниц разрушаются после TLB L2, и соответствующий размер страницы отправляется в TLB L1.
Источник: Информационный центр ARM
По сути, это означает, что огромные отображения страниц размером 512 МБ будут разбиты до некоторого меньшего размера (до 4 КБ), и только те небольшие фрагменты будут кэшироваться в L1 dTLB.
Таким образом, даже если ваше приложение помещается на одной странице объемом 512 МБ, производительность все равно будет зависеть от фактического объема памяти.