В симуляции VHDL участвуют 3 этапа. Это разработка, инициализация и моделирование.
В начале фазы инициализации текущее время устанавливается равным 0. Затем ядро моделирования помещает все процессы моделирования в очередь активных процессов. Каждый процесс моделирования затем берется из этой очереди и выполняется до тех пор, пока не будет приостановлен. Порядок выполнения процессов моделирования при инициализации не важен. Первоначальное выполнение каждого процесса моделирования гарантирует, что все начальные транзакции запланированы так, что моделирование может продолжаться.
Процесс симуляции приостанавливается либо бездействием, либо экспансивностью. Процесс со списком чувствительности является приостановленным бездействием после того, как его последовательные операторы были выполнены до конца процесса. Процесс с одним или несколькими операторами ожидания явно приостанавливается при выполнении его первого оператора ожидания.
Когда очередь активных процессов пуста, фаза инициализации завершена.
Таким образом, чтобы ответить на ваш вопрос, все процессы будут запущены один раз на этапе инициализации.