вывод verilog застрял в последнем операторе if - PullRequest
Новая
       69

вывод verilog застрял в последнем операторе if

0 голосов
/ 03 мая 2018

Проблема: я синтезирую свой код, который читает 1200 16-битных двоичных векторов, анализирует их и устанавливает 2-битный регистр с именем classe в зависимости от поведения 4 операторов if. Кажется, проблема в том, что classe застрял в последнем операторе if - где classe установлен в бит 11 или 3.

Мой код работал нормально при использовании тестового стенда.

Я думаю, что он застрял, потому что каким-то образом блок всегда читает все 1200 векторов одновременно, как видно из симуляции, а не по одному на каждом такте?

Я прикрепил скриншот симуляции здесь: https://imgur.com/a/No2E9cq

module final_final_code
(
output reg [ 0:1] classe

    );

reg [0:15] memory [0:1199];
reg[0:15] vect:
integer i; 

//// Internal Oscillator
defparam OSCH_inst.NOM_FREQ = "2.08";
OSCH OSCH_inst
    (
    .STDBY(1'b0),       // 0=Enabled, 1=Disabled also Disabled with Bandgap=OFF
    .OSC(osc_clk),
    .SEDSTDBY()             // this signal is not required if not using SED
    );

initial begin
$readmemb("C:/Users/KP/Desktop/data.txt", memory, 0, 1199);
i = 0;
end


  always  @(posedge osc_clk) begin
     vect = memory[i];
     if ((memory[i][3] == 1'b0)) begin
         classe = 2'b10;
     end

     if ((memory[i][11] == 1'b0)) begin
          classe = 2'b01;
    end

    if ((memory[i][8] == 1'b1 &&  memory[i][4] + memory[i][5] + memory[i][6] + memory[i][7] >= 4'b0100)) begin
        classe = 2'b00;
    end

    if ((memory[i][0] + memory[i][1] + memory[i][2] + memory[i][3] + memory[i][4] + memory[i][5] + memory[i][6] + memory[i][7] + memory[i][8] + memory[i][9] + memory[i][10] + memory[i][11] + memory[i][12] + memory[i][13] + memory[i][14] + memory[i][15] <= 1'b1)) begin
        classe = 2'b11;
end
     i = i + 1'd1;
     if (i == 4'd1199) begin
         i = 0;
    end
end





endmodule

1 Ответ

0 голосов
/ 03 мая 2018

Помимо того, что говорит john_log:

Ваш последний оператор if всегда TRUE. Вы добавляете 1-битные операнды и сравниваете их с 1-битным результатом, таким образом, результатом будет 1'b1 или 1'b0, который всегда равен <= 1'b1. </p>

Вы должны проверить, поддерживает ли ваш инструмент FPGA это: 

initial begin
$readmemb("C:/Users/KP/Desktop/data.txt", memory, 0, 1199);
i = 0;
end

Особенно загрузка памяти из файла инструментом синтеза. Это было невозможно в последний раз, когда я использовал FPGA.

...