Может кто-нибудь помочь мне, как сгенерировать Verilog коды Riscv-Boom? Я сделал все в этом хранилище, но до сих пор я не знаю, как генерировать Verilog-коды Riscv-Boom. https://github.com/ucb-bar/riscv-boom
Отображается в сгенерированном-src / *. V, когда вы следуете README.