Как выполнить симуляцию уровня ворот в Chisel3?

Question

Я написал аппаратный дизайн в Chisel3, а также написал тестовый стенд в Chisel3 для тестирования дизайна.

А потом я синтезировал код Verilog, сгенерированный Chisel с Design Compiler. Я хочу убедиться, что поведение RTL и Gate-Level совпадают. Как я могу совместно моделировать синтезированный Verilog Netlist и оригинальный тестовый стенд Chisel?

Есть ли простой способ симулировать сгенерированный Verilog Netlist без переписывания тестового стенда Verilog?

Answer 1

К сожалению, тестеры долот не обеспечивают хороший способ сделать это. Я расскажу об этом на следующем собрании разработчиков Chisel, но я бы также предложил подать запрос на функцию , поскольку это явно очень важная отсутствующая функция.