У меня есть файл Verilog, который выглядит следующим образом:
Line1
Line2
Line3
module1
Line4
Line5
Line6
endmodule
Line7
Line8
module2
Line9
Line11
Line12
Line13
endmodule
Line15
Line16
Здесь я хочу удалить целые модули, и имена модулей будут указаны мной.Пример: я хочу удалить module1, поэтому я хочу, чтобы строки из module1 в endmodule были удалены (module1, Line4, Line5, Line6, endmodule).И оставьте остальные оставшиеся модули без изменений.
Мой ожидаемый результат при удалении module1:
Line1
Line2
Line3
Line7
Line8
module2
Line9
Line11
Line12
Line13
endmodule
Line15
Line16
Как мне это сделать?