Как соединить два модуля в VHDL? - PullRequest
Новая
       21

Как соединить два модуля в VHDL?

0 голосов
/ 19 мая 2018

У меня есть два модуля, mod1 и mod2.Я хочу подключить mod1 к mod2, чтобы входы x1 и y1 были такими же, как входы x2 и y2.Пока что я это сделал, но я не знаю, что делать дальше. 

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity modl is
    Port ( x1 : in  STD_LOGIC;
           y1 : in  STD_LOGIC;
           f1 : out  STD_LOGIC);
end modl;

architecture Behavioral of modl is


begin
    f1 <= NOT x1 and y1;

end Behavioral;


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mod2 is
    Port ( x2 : in  STD_LOGIC;
           y2 : in  STD_LOGIC;
              z2 : in  STD_LOGIC;
           f2 : out  STD_LOGIC);
end mod2;

architecture Behavioral of mod2 is

    component mod1
    Port( x1 : in STD_LOGIC;
            y1 : in STD_LOGIC;
            f1 : out STD_LOGIC);
    end component;

    signal sign1: STD_LOGIC;


begin
    f2 <= x2 and y2 and z2;

end Behavioral;
...