Различные интерпретации для оператора «<=» в VHDL - PullRequest
Новая
       33

Различные интерпретации для оператора «<=» в VHDL

0 голосов
/ 24 ноября 2018

( на эту часть вопроса ответили в комментариях ) Как интерпретатор VHDL узнает разницу между оператором назначения сигнала ( <= </strong>) и менее чемили оператор равных ( <= </strong>)?

Вторая часть вопроса: я думаю, что использование одного и того же символа для различных операций позволяет легко вводить трудно обнаруживаемые ошибки иуменьшает читабельность кода: 

if signal <= '1' then -- less-than-or-equal
...
end if;

if signal = '1' then  -- equal
...
end if;

signal <= '1';        -- signal assignment

Существует ли обходной путь для предотвращения появления такого рода ошибки и улучшения читабельности?Приведенный выше код будет синтезируемым, но может быть трудно читать или не делать то, что вы ожидаете.

...