Как описать объединение сигналов с блоками логической схемы?

Question

Я знаю, что в HDL можно объединить с c <= {a, b}; </p>

, но как это представлено в логических элементах?Конкатенация сигналов сохраняет порядок битов, поэтому, если я хочу представить 2 однобитных сигнала, которые объединяются в один 2-битный сигнал и передать этот провод в другой модуль, каково представление логического блока в процессе конкатенации?

Я уже погуглил этот вопрос и искал, не смог найти то, что ищу

c <= {a, b}; </p>

Answer 1

Вы запросили «логическую диаграмму», которая представляет собой всего два набора проводов, объединенных в третий набор проводов:

Как указывал dave_59В результате получается «однонаправленный псевдоним, в котором вы можете читать только из c.» Я попытался зафиксировать эту особенность на диаграмме, используя стрелки на проводах.

Обратите внимание, что операция конкатенации не добавляет никакой логики и, следовательно, не вызывает дополнительной задержки в сигналах.

Answer 2

Нет аппаратной логики, которая представляет конкатенацию - она ​​просто создает псевдоним.(т. е. MSB c отображается на MSB a и т. д.).

Кстати, использование присваивания с конкатенацией создает однонаправленный псевдоним, который можно прочитать только из c.SystemVerilog имеет несколько других конструкций для создания двунаправленных псевдонимов, таких как конструкции let и alias.