Есть ли когда-нибудь причина для «? 1: 0» в Verilog?

Question

Организация и дизайн компьютеров (5-е издание) от Hennessy и Patterson включает этот код Verilog на рис. B.5.15 (стр. B-37):

ALUOut <= A < B ? 1:0;

Есть ли какие-либопричина не писать вместо этого более простое утверждение:

ALUOut <= A < B;

В общем, есть ли причина написать "? 1: 0" в Verilog?

Answer 1

Единственные люди, которые могут ответить, почему они выбрали тот или иной путь, - это авторы.Многие из тех же людей предпочитают писать if (expr != 0) вместо if (expr).Может быть, они из VHDL и хотят быть более явными.

Единственная причина, по которой я могу подумать, зачем писать expression ? 1: 0, может возникнуть, когда выражение вычисляется как 'z, и вы хотите преобразовать его в' x.