Такую информацию можно найти в руководствах по оптимизации от Intel и AMD, но обычно в терминах пропускной способности порта, а не точно ширины, потому что это то, что волнует большинство людей. Микроархитектура Zen имеет 16 банков и 3 128-битных порта, два из которых могут обрабатывать запросы типа нагрузки, а один - запросы типа хранилища. Таким образом, максимальная полоса пропускания ядра L1D составляет 128 * 3 бита за цикл. В Zen 2 порты были расширены до 256 бит / c каждый, а количество банков сократилось вдвое. Таким образом, максимальная пропускная способность ядра L1D в Zen 2 составляет 256 * 3 бита за цикл, но шанс достижения максимальной пропускной способности ниже.
Рассмотрим Ice Lake в качестве примера процессоров Intel. Кэш L1D имеет 4 порта, две 512-битные загрузки и два 256-битных хранилища. Порты хранилища могут обрабатывать либо один 512-битный запрос хранилища за два цикла, либо два 256-битных запроса хранилища за цикл, но только если два хранилища полностью содержатся в одной строке кэша и имеют одинаковый тип памяти. Мне кажется, что эти два порта хранилища фактически реализованы как один порт хранилища шириной 256 бит с возможностью объединения двух хранилищ. Таким образом, общее количество истинных портов со стороны ядра кажется равным 3.