Идеи для гибкого / универсального декодера в VHDL - PullRequest
Новая
       13

Идеи для гибкого / универсального декодера в VHDL

7 голосов
/ 25 января 2011

Я хочу создать декодер адресов, который будет достаточно гибким для меня, чтобы использовать его при изменении количества бит селектора и декодированных выходных сигналов.

Итак, вместо статического (фиксированного размера ввода / вывода) декодера, который выглядит примерно так: 

entity Address_Decoder is
Generic
(
    C_INPUT_SIZE: integer := 2
);
Port
(
    input   : in  STD_LOGIC_VECTOR (C_INPUT_SIZE-1 downto 0);
    output  : out STD_LOGIC_VECTOR ((2**C_INPUT_SIZE)-1 downto 0);
    clk : in  STD_LOGIC;
    rst : in  STD_LOGIC
);
end Address_Decoder;

architecture Behavioral of Address_Decoder is

begin        
        process(clk)
            begin
               if rising_edge(clk) then 
                  if (rst = '1') then
                     output <= "0000";
                  else
                     case <input> is
                        when "00" => <output> <= "0001";
                        when "01" => <output> <= "0010";
                        when "10" => <output> <= "0100";
                        when "11" => <output> <= "1000";
                        when others => <output> <= "0000";
                     end case;
                  end if;
               end if;
            end process;

end Behavioral;

Есть что-то более гибкое / общее, похожее на это: 

    entity Address_Decoder is
    Generic
    (
        C_INPUT_SIZE: integer := 2
    );
    Port
    (
        input   : in  STD_LOGIC_VECTOR (C_INPUT_SIZE-1 downto 0);
        output  : out STD_LOGIC_VECTOR ((2**C_INPUT_SIZE)-1 downto 0);
        clk : in  STD_LOGIC;
        rst : in  STD_LOGIC
    );
    end Address_Decoder;

    architecture Behavioral of Address_Decoder is

    begin        

DECODE_PROC:
    process (clk)
    begin

        if(rising_edge(clk)) then
         if ( rst = '1') then
           output <= conv_std_logic_vector(0, output'length);
         else
           case (input) is
             for i in 0 to (2**C_INPUT_SIZE)-1 generate
             begin
                when (i = conv_integer(input)) => output <= conv_std_logic_vector((i*2), output'length);        
             end generate;
            when others => output <= conv_std_logic_vector(0, output'length);
           end case;
         end if;
        end if;
    end process;

    end Behavioral;

Я знаю, что этот код недействителен, и что контрольные примеры «когда» должны быть константами, и что я не могу использовать for-generate между выражениями case, как это, но он показывает, что я хочу : сущность, достаточно умная, чтобы соответствовать моим потребностям.

Я пытался найти элегантное решение этой проблемы без особого успеха, поэтому я открыт для любых предложений.

Заранее спасибо, Erick

Ответы [ 2 ]

13 голосов
/ 25 января 2011

Очевидно, вы хотите, чтобы вход был индексом выходного бита, который должен быть установлен.

Напиши это так. Что-то вроде (предполагая типы из numeric_std): 

output <= (others => '0'); -- default
output(to_integer(input)) <= '1';
1 голос
/ 25 января 2011

Я всегда находил, что за подобными вещами легче следить, когда вы просто зацикливаетесь на каждом бите, так что-то вроде: 

     if ( rst = '1') then
       output <= (others=>'0');
     else
       for i in 0 to (2**C_INPUT_SIZE)-1 generate
       begin
         if (i = conv_integer(input)) then
           output(i) <= '1';
         else
           output(i) <= '0';
         end if;
       end generate;
     end if;
...