Как сделать VHDL "typedef"

Question

Я хочу "создать" тип "my_type", который является std_logic_vector (...), как этот поддельный код C / VHDL: typedef std_logic_vector (CONSTANT downto 0) my_type.

"type"не позволяет вам делать это с std_logic_vector (...), только с массивом, а" псевдоним "использует только допустимые типы, вы не можете создать тип с ним.

Так как это сделать

Answer 1

Вам нужен подтип

subtype foo is std_logic_vector(7 downto 0);