Двойная выдача означает, что каждый тактовый цикл процессора может перемещать две инструкции с одной стадии конвейера на другую. То, где это произойдет, зависит от процессора и терминологии компании: это может означать, что две инструкции перемещаются из очереди декодирования в очередь переупорядочения (Intel называет эту проблему), или это может означать перемещение инструкций (или микроопераций или чего-то) из переупорядочение очереди в порт выполнения (на данный момент IBM вызывает эту проблему, а Intel - диспетчеризацию)
Но в широком смысле это обычно означает, что вы можете продолжать выполнять две инструкции за цикл.
Поскольку вы пометили этот ARM, я думаю, что они используют терминологию Intel. Cortex-A8 и Cortex-A9 могут в каждом цикле извлекать две инструкции (подробнее в Thumb-2), декодировать две инструкции и «выдавать» две инструкции. На Cortex-A8 нет незаполненного исполнения, хотя я не могу вспомнить, есть ли еще очередь на декодирование, которую вы выдаете - если нет, вы бы сразу пошли от инструкций по декодированию к вставке их в два конвейера выполнения. На Cortex-A9 есть очередь ошибок, поэтому там выдаются декодированные инструкции - затем команды отправляются со скоростью до 4 за такт в конвейеры выполнения.