Генерировать граф State Machine из кода VHDL?

Question

Есть ли достаточно хороший инструмент для генерации графа State Machine из кода VHDL? Я использую Xilinx ISE Webpack. Ура!

Answer 1

Активный HDL имеет функцию под названием " Code2Graphics ", которая поддерживает это. Кроме того, некоторые инструменты синтеза (обычно те, за которые вам придется платить) также поддерживают это.

Обратите внимание, что представление RTL чаще доступно в инструментах синтеза (таких как XST).

Answer 2

У Modelsim SE (и DE?) Есть такие вещи. Но не бесплатно: - (