VHDL «генерирует» состояния FSM - PullRequest
Новая
       47

VHDL «генерирует» состояния FSM

1 голос
/ 09 ноября 2011

У меня есть переменное число модулей, связанных с другим модулем через signal bus : std_logic_vector(NUM-1 downto 0), причем каждый компонент использует 8 бит, так что: 

bus(7 downto 0) = first module
bus(15 downto 8) = second module

Что касается создания экземпляров и сопоставления портов, это легко сделать с помощью 

INST: for i in 0 to NUM-1 generate
         Inst_module port map ( bus => bus(i*8+7 downto i*8) );
       end generate INST;

Мой вопрос: Я хотел бы иметь возможность взаимодействовать с каждым модулем через FSM (поскольку он должен также выполнять некоторые другие действия), поэтому хотел бы иметь возможность «генерировать» следующий код, а не записывать каждое состояние вручную ( Где signal empty : std_logic_vector(NUM-1 downto 0) - флаг состояния для каждого модуля) 

 type state_type is (st0_idle, st1_work0, st1_work1 --,etc.)
 signal state : state_type;
 begin
 process(empty)
   begin
     if RESET = '1' then
        --reset FSM
        state <= st0_idle;
     else
       if CLK'event and CLK='1' then
         case state is
           when st0_idle =>
             if empty(0) = '0' then
               state <= st1_work0;
             elsif empty(1) = '1' then
               state <= st1_work1;
             --etc.
             end if;             
           when st1_work0 =>
             bus(7 downto 0) <= SOMETHING;
             state <= st0_idle;
           when st1_work1 =>
              bus(15 downto 8) <= SOMETHINGELSE;
              state <= st0_idle;
            --etc..
       end if;
     end if;
end process;

Как видите, много повторений. Но я не могу просто положить for-generate внутрь корпуса, так что мне делать?

1 Ответ

4 голосов
/ 09 ноября 2011

Один хороший способ сделать процессы с конечными автоматами более читабельными - это объединить общий код с процедурами, определенными в процессе. Например: 

process (empty) is

  procedure assign_something (
    index      : natural;
    something  : std_logic_vector(7 downto 0)
    next_state : state_type
  ) is
  begin
    bus(index*8+7 downto index*8) <= something;
    state <= next_state;
  end procedure;

begin
  wait until rising_edge(clk);
  case state is
    when st0_idle  => ...
    when st1_work0 => assign_something(0, something,      st0_idle);
    when st1_work1 => assign_something(1, something_else, st0_idle);
    -- ... etc ...
  end case;
  if reset = '1' then
    state <= st0_idle;
  end if;
end procedure;

Надеюсь, вы поняли идею. В зависимости от того, насколько регулярна структура конечного автомата, вы также можете заменить перечисленные переменные состояния, которые соответствуют каждому индексу, на простой счетчик или переменную индекса, которую вы отслеживаете вместе с именованным состоянием.

Это все на ваше усмотрение, но, как бы вы это ни делали, использование процедур для выделения общего кода, когда это возможно, вероятно, значительно упростит работу с вашим VHDL.

Применение этого изменения приведет к тому, что код будет выглядеть примерно так: 

architecture ...

type state_type is (st_idle, st_work);
signal state : state_type;
signal index : integer range 0 to NUM-1;

...
begin
...

process (empty) is

  procedure assign_something (
    index      : natural;
    something  : std_logic_vector(7 downto 0)
    next_state : state_type
  ) is
  begin
    bus(index*8+7 downto index*8) <= something;
    state <= next_state;
  end procedure;

begin
  wait until rising_edge(clk);
  case state is
    when st_idle  => 
      for i in 0 to NUM-1 loop
         if empty(i) = '1' then
           index := i;
           exit;
         end if;
      end loop;
    when st_work => assign_something(index, something, st_idle);
  end case;
  if reset = '1' then
    state <= st_idle;
  end if;
end procedure;

Очевидно, что это должно быть изменено, чтобы точно соответствовать тому, что вы хотите сделать ... =)

...