В systemverilog sv_define.vh
`define A_MODULE_ENABLE
//`define B_MODULE_ENABLE
В C c_define.h
#define A_MODULE_ENABLE
//#define B_MODULE_ENABLE
Так как синтаксис "define" различен для systemverilog и C. Если я хочу настроить ENABLEЯ должен изменить эти два файла, которые иногда были бы хлопотными.Как я могу просто определить их в одном файле и включить его?Большое спасибо.
Мое воображение: мои top.sv и top.c будут включать в себя один и тот же файл: c_sy_define.vh Содержание будет:
__SV__
`define A_MODULE_ENABLE
//`define B_MODULE_ENABLE
__C__
#define A_MODULE_ENABLE
//#define B_MODULE_ENABLE