Лучший маршрут для входных часов на Kintex7 FPGA

Question

Я ищу совет по поводу не идеальной ситуации.

Я унаследовал проект, в котором возникла проблема с проектированием оборудования. Мы генерируем тактовую частоту для чипа, который подает тактовую частоту обратно на вход без тактовой частоты. Это работает на частоте до 160 МГц, но мы стремимся увеличить тактовую частоту, поэтому я изучаю варианты ввода-вывода. Используется для синхронизации 8 параллельных входов данных.

Прямо сейчас входные данные проходят через задержку и блок IDDR. Выход подается на FIFO. Наши часы все еще направлены на BUFG - так что у нас есть:

Data - IDELAY - IDDR - FIFO
Clock - BUFG ----^------^

Я где-то читал, что маршрутизация в BUFG имеет большую задержку, поэтому лучше BUFR-BUFIO. Это тот случай? Я пропустил лучший вариант?

Answer 1

Когда вы говорите, что генерируете часы для "чипа", я предполагаю, что вы имеете в виду чип Kintex7.

Задержка не является проблемой.Проблема заключается в правильной настройке времени закрытия, чтобы статический анализ синхронизации мог проверить, нарушаете ли вы какую-либо настройку или время удержания во всех граничных углах доски.

Если вы посмотрите на документ DS182, вы найдете в разделе Характеристики коммутации переменного тока, которые дадут вам приблизительное представление о том, насколько хорошо чип может работать.

Однако лучше всего позволить анализатору времени в Vivado рассчитать, сможет ли желаемая тактовая частота закрыть таймер.

Вам просто нужно убедиться, что

1. Ввод данных синхронизирован с вашими последними часами.
2. Если это не так, то синхронизировать эти данные на двух ступенях регистров по отношению к последним часам.
3. Укажите ограничения по времени
4. Выполните синтез и реализацию
5. Проверьте время, чтобы убедиться, что нарушений нет.

А может я чего-то не понял в том, что ты пытаешься сделать.