Прав ли я, полагая, что при возникновении ошибки в пакетном режиме (HRESP = 1) на интерфейсе AHB (TLToAHB) ядро ракетного чипа будет продолжать считывать данные из своего источника (NVM, ROM и т. Д.)?
Будет ли то же самое, если при возникновении одной транзакции произошла ошибка?
Реагирует ли ядро на ошибку, перечитывает ли место, где произошла ошибка, или оно будет продолжаться, как будто ничего не произошло?
Комментарий в файле APB, ToTL.scala «В идеальном мире мы использовали бы эти сигналы» (код ниже), предполагается, что они не используются.
Заранее спасибо за помощь.
Ciaran
// In a perfect world, we'd use these signals
val hresp = d_fail || (out.d.valid && (out.d.bits.denied || out.d.bits.corrupt))
val hreadyout = Mux(d_write, (!d_send || out.a.ready) && (!d_last || !d_recv || out.d.valid), out.d.valid || !d_recv)