Как работает список чувствительности на уровне цепи?

Question

Скажем, есть код, который работает так:

reg [4:0] data; 
always @ (posedge clk, posedge clr)
    begin
        if(clr)
             data <= 0;
        else
             data <= data +1;
    end

Как это будет выглядеть на уровне цепи?Мое предположение примерно

, но тогда это не поможет, если Clk перейдет от 0 до 1, в то время как Clr равен 1 ......

ТакжеЯвляется ли хорошей практикой иметь несколько элементов в списке чувствительности?Из того, что я вижу, здесь происходит некоторое сомнение ..

Answer 1

Отрывок Verilog выведет DFF (D Flip-Flop) с асинхронным сбросом.Это происходит из-за того, что сигнал сброса является частью списка чувствительности.

ПРИМЕЧАНИЕ1: согласно LRM для Verilog, добавление сброса в список чувствительности делает асинхронный сброс.

ПРИМЕЧАНИЕ 2: каждый процедурный блок Verilog должен моделировать только один тип триггера.Другими словами, проектировщик не должен смешивать сбрасываемые (синхронные или асинхронные) триггеры с триггерами-повторителями (флопами без сброса) в одном и том же процедурном блоке.

Ваша диаграмма неверна, сигнал 'clr'будет подключен к дополнительному входу DFF, называемому CLEAR (это в основном асинхронный сброс).Я предлагаю начать с какого-то учебного пособия по Verilog, это очень простая вещь, и она хорошо объясняется в общедоступных материалах.Чтобы понять концепцию сброса в коде HDL, я рекомендую следующий материал: http://www.sunburst -design.com /apers / CummingsSNUG2003Boston_Resets.pdf

Answer 2

Схема не является точной. 4 D-FF будут реализованы для каждого объявленного бита данных. Добавление сброса (то есть clr) к списку чувствительности сделает ckt асинхронным (Verilog LRM). D-FF будет иметь дополнительный чистый вывод, на этом выводе НЕТ пузырьков, так как ваш сброс (т. Е. Clr) является активным.