Генерация кода Verilog после BlackBoxing в Chisel3 - PullRequest
Новая
       14

Генерация кода Verilog после BlackBoxing в Chisel3

2 голосов
/ 14 апреля 2019

Я пытаюсь использовать функцию BlackBox в Chisel3. Каждый раз, когда я пытаюсь сгенерировать Verilog-код долота, я получаю сообщение об ошибке. enter image description here

Я сделал правильные шаги, написав класс, драйвер класса и build.sbt.

Я не уверен, где проблема

Это мой код долота 

import chisel3._
import chisel3.util._
import chisel3.experimental._

class BlackBoxRealAdd extends BlackBox with HasBlackBoxInline {
  val io = IO(new Bundle() {
    val in1 = Input(UInt(64.W))
    val in2 = Input(UInt(64.W))
    val out = Output(UInt(64.W))
  })
  setInline("BlackBoxRealAdd.v",
    s"""
      |module BlackBoxRealAdd(
      |    input  [15:0] in1,
      |    input  [15:0] in2,
      |    output [15:0] out
      |);
      |always @* begin
      |  out <= (in1) + (in2));
      |end
      |endmodule
    """.stripMargin)
}


object BlackBoxRealAddDriver extends App {
  chisel3.Driver.execute(args, () => new BlackBoxRealAdd)
}

scalaVersion := "2.11.12"

resolvers ++= Seq(
  Resolver.sonatypeRepo("snapshots"),
  Resolver.sonatypeRepo("releases")
)

libraryDependencies += "edu.berkeley.cs" %% "chisel3" % "3.1.+"

1 Ответ

2 голосов
/ 15 апреля 2019

Я понял это. Модуль в черном ящике не должен быть лучшим.

...