У меня проблема с проектом.
Мне нужна избыточная логическая логика, например:
sig_1 <= a и b и c и sig_0; </p>
sig_2 <= a и b и c и sig_1; </p>
sig_3 <= a и b и c и sig_2
и т.д ... </p>
Когда я синтезирую свой VHDL-дизайн с LeonardoSpectrum 2018, он синтезирует следующим образом:
sig_and <= a и b и c; </p>
sig_1 <= sig_and и sig_0; </p>
sig_2 <= sig_and и sig_1; </p>
sig_3 <= sig_and и sig_2; </p>
Я не хочу, чтобы LeonardoSpectrum проводил такую оптимизацию.
Я пытаюсь использовать атрибут preserve_signal, preserve_driver, dont_touch, без каких-либо результатов.
У кого-нибудь есть решение?
Спасибо и всего наилучшего,
Antoine