Вы читали эту статью: https://www.researchgate.net/publication/4349783_Extended_abstract_the_butterfly_PUF_protecting_IP_on_every_FPGA?
Они утверждают, что внедрили PUF-бабочку на FPGA Virtex5 от Xilinx, и предоставляют некоторые теоретические основы.
Выгода в том, что вы ДЕЙСТВИТЕЛЬНО должны попытаться сделать критические пути как можно более симметричными, чтобы в результате задержка возникла из-за изменений производственного процесса, а не из-за дизайна. Оказывается, это не так просто для FPGA, и есть другие публикации, которые доказывают, что PUF Butterfly «плохо подходит для FPGA» -
https://eprint.iacr.org/2009/629.pdf
В любом случае, чтобы сохранить контроль над симметрией путей, вам нужно пойти глубже - изучить архитектуру SLICE вашей FPGA (какой тип вы используете, кстати?), Конечно, они имеют какой-то элемент защелки / FF.