Есть ли способ напечатать утверждение только один раз в начале симуляции в VHDL?

Question

У меня есть VHDL-сущность, которую я создаю в тестовом стенде.

Мне бы хотелось, чтобы в начале симуляции распечатывался отчет, показывающий, какой универсальный файл использовался.

Возможно ли это с помощью синтезируемого кода?

Спасибо,

SLP

Answer 1

process
begin
    report "Integer parameter FOO value = " & integer'image(FOO);
    wait;
end process;

Осторожно в выражении wait;!Как отмечает @ user1155120, процессы без списка чувствительности будут бесконечно зацикливаться, если не будут остановлены оператором wait;.