Структурный флип-флоп JK - PullRequest
Новая
       43

Структурный флип-флоп JK

0 голосов
/ 15 марта 2019

У меня есть сборка structural j-k flip flop. Я не могу установить начальное значение Q(output). Полученная ошибка:

Ошибка (10663): Verilog HDL Port Connectionошибка в gray.v (42): выходной или входной порт "q" должен быть подключен к выражению структурной сети 

module jk_latch(j,k,qin1,clk,qout,qin2,qbar);
    input j,k,clk,qout,qbar;
    output qin1,qin2;
    nand(x,j,clk,qbar);
    nand(y,k,clk,qout);
    nand(qin1,qin2,x);
    nand(qin2,qin1,y);
endmodule

module sr_latch(s,r,clk,qut);
    input s,r,clk;
    output qut; 
    not(qbar,qut);
    nand(x,s,clk);
    nand(y,r,clk);
    nand(qut,y,qbar);
endmodule   


module jk_flip_flop(j,k,clk,q);
    input j,k,clk;
    output q;
    wire qbar;
    assign qbar = ~q;
    jk_latch f1(j,k,qi1,clk,q,qi2,qbar);
    not(nclk,clk);
    sr_latch s1(qi1,qi2,nclk,q);
endmodule

module gray(clk,q,clr);
    input clk,clr;
    output reg q;
    initial
        begin
        if(clr==1)
            q<=1'b0;
        end 

    wire j,k;
    assign j = 0;
    assign k = 0;
    jk_flip_flop(j,k,clk,q);
endmodule

Есть ли другой способ, которым я могу назначить начальное значение q в сером модуле.

...