Specman e: есть ли способ подключить hdl_path simple_port к отрицательному порту verilog?

Question

У меня есть signal_map с портом сброса.Во многих средах используется это устройство signal_map.Проблема в том, что порт сброса всегда активен на низком уровне, но в одной среде он активен на высоком уровне.Уже есть много общей логики для всех сред, которые ссылаются на порт сброса как активный низкий уровень, который я хочу использовать как есть.Могу ли я подключить порт к отрицательному порту Verilog (это решит все мои проблемы)?Примерно так:

keep reset_port.hdl_path() == not "reset_port_in_verilog";

Дополнительные сложности : signal_map юнит уже имеет hdl_path, то есть фактический reset_port.hdl_paht() равен "~my_design_module.some_long_path.reset_port_in_verilog"

Чтоты бы сделал?Спасибо за любую помощь

Answer 1

Я думаю, что единственным решением было бы иметь другое событие.может быть как то так -

type env_name_t : [ENV_0, ENV_1, ENV_2];

// for most monitors:
unit monitor {
    name : env_name_t;
    !smp : signal_map;
    event reset is rise(smp.reset_sig$);
};

extend ENV_1 monitor {
    event reset is only fall(smp.reset_sig$);
};

Answer 2

Вы имеете в виду, что в большинстве ваших сред вы хотели бы иметь что-то вроде

event reset is fall(reset_port$);

и в одном env иметь

event reset is only rise(reset_port$);

?