Вопросы с тегом системно-Verilog-утверждение

1 голос

1 ответ

Как использовать $ assertoff, чтобы отключить утверждения ниже определенного уровня в иерархии

Я хочу отключить определенные утверждения в различных блоках. Эти блоки генерируются с...

Will / 02 апреля 2019

0 голосов

2 ответов

Утверждения SystemVerilog: После подтверждения A, A остается высоким, пока B не будет отменено, и после этого A, наконец, будет низким

Я пытался написать утверждение: Как только A подтвержден, A остается ВЫСОКИМ, пока B не будет...

Shuaiyu Jiang / 15 мая 2018

Для получения более полной информации посмотрите в списке вопросов или в популярных тегах.

...