Мне не хватает входа часов. Т-триггер (с асинхронным сбросом) будет фактически описываться как
entity tff is
port (clk, reset, t: in bit; q: out bit);
end entity;
architecture rtl of tff is begin
q <= '0' when reset = '1' else
not q when rising_egde(clk) and t = '1';
end;
Или чаще записывается как:
architecture rtl of tff is begin
tff_proc : process(clk, reset) begin
if reset = '1' then
q <= '0';
elsif rising_egde(clk) then
if t = '1' then
q <= not q;
end if;
end if;
end process;
end;
p.s. чтение вывода требует компиляции в режиме VHDL-2008.