D Флип-флоп в VHDL - PullRequest
Новая
       33

D Флип-флоп в VHDL

2 голосов
/ 15 февраля 2012

Я пытаюсь реализовать D-триггер в VHDL, используя D-Latch, который я написал.Но, похоже, с часами произошла ошибка, и я не могу понять, что это такое.

Вот код для моего D-Latch. 

Library ieee;
Use ieee.std_logic_1164.all;

entity d_latch is
  port (c,d : in std_logic;
        q,nq : out std_logic);
end d_latch;

architecture arch of d_latch is

Signal qt, nqt: std_logic;

begin  

  qt <= (d nand c) nand nqt;
  nqt <= ((not d) nand c) nand qt;

  q <= qt;
  nq <= nqt;

end arch;

Я проверил его иэто работает, и вот код для моего d-триггера: 

Library ieee;
Use ieee.std_logic_1164.all;

entity d_flipflop is
  port (d,clock : in std_logic;
        q,nq : out std_logic);
end d_flipflop;

architecture arch of d_flipflop is

Component d_latch
Port
(
  d, clk: in std_logic;
  q, nq : out std_logic 
);
End Component ;

Signal qt, nqt: std_logic;

begin  

dl1: d_latch port map (
  d => d,
  clk => not clock,
  q => qt
);

dl2: d_latch port map (
  d => qt,
  clk => clock,
  q => q,
  nq => nq
);

end arch;

и вот ошибка: 

** Error: /home/devplayer/CSC343/Lab_2_Content/d_flipflop.vhd(25): (vcom-1436) Use of non globally static actual (prefix expression) of formal "clk" requires VHDL 2008.

Спасибо

1 Ответ

2 голосов
/ 15 февраля 2012

Вы не можете использовать полные выражения в назначениях портов. Вместо инвертирования часов при назначении их порту для вашего экземпляра dl1, создайте инвертированные часы и используйте это: 

clockn <= not clock;

dl1: d_latch port map (
  d => d,
  clk => clockn,
  q => qt
);
...