Я бы хотел иметь возможность отравить сигнал в VHDL, чтобы все последующие потребители получали также отравленное значение, чтобы я мог найти непреднамеренные ссылки. Хорошо, если отравление работает только в симуляции.
Справочная информация: я сделал процессор в VHDL и хочу его конвейерную работу. Прежде чем я сделаю это, я хочу убедиться, что ни одна часть конвейера не производит выборку выходов из других частей, когда это не должно происходить. Таким образом, все части в конвейере создают и сохраняют свои действительные выходные данные ровно для одного тактового цикла и устанавливают различные выходные значения на ноль в другое время. И для тех случаев, когда выходной сигнал равен нулю, следующая стадия в конвейере даже не должна смотреть на эти значения. Но я хочу подтвердить это при моделировании.
Итак, я попытался установить выходы на «U» или «X» в то время, когда они не представляют данные, и они отображаются в симуляторе оранжевым или красным, но если я заставлю их ошибочно сэмплировать, плохие значения не распространяются. , Так что, похоже, я не хочу ни U, ни X. Не изменяя их потребителей (например, вызывая is_x(..) в сотнях мест), есть ли простой способ отравить эти значения при работе под симулятором.
Если это имеет значение, это на плате Arty на базе Spartan7 с бесплатной версией Vivado.