Почему в настоящее время нет стандартного синтезируемого подмножества VHDL?

Question

Я немного нервничал из-за синтезируемости некоторых функций VHDL, поэтому я подумал, что было бы неплохо посмотреть, что написано в стандарте (IEEE 1076.6 «Стандарт IEEE для синтеза уровня передачи регистров VHDL (RTL)») , К моему удивлению, я обнаружил, что в настоящее время не существует стандарта: версия 1999 года была заменена версией 2004 года; версия 2004 года имеет статус «снят»:
https://standards.ieee.org/standard/1076_6-2004.html

Мне трудно поверить, что нет необходимости в стандартном подмножестве, поэтому Я надеюсь, что кто-то может объяснить, почему этот стандарт не соответствует текущим стандартам.

Answer 1

Первые DASC сделали их совместными стандартами с IEC. Когда это произошло, цифры изменились, что затруднило их поиск.

Некоторое время спустя стандарты VHDL и Verilog были сняты с производства DASC (Комитет по стандартам автоматизации проектирования), потому что никто не сделал шаг вперед, чтобы поддержать их. Поскольку я обычно не посещаю собрания DASC, я упустил, что это произошло.

Я работал над стандартом VHDL RTL. Не хватает награды, когда вы выдвигаете стили и атрибуты кодирования, а производители, такие как Xilinx и Altera, не реализуют их.

Это можно оживить. Стоит возродить, если вы сможете привлечь поставщиков инструментов (Xilinx, Altera, Synopsys, Mentor и Cadence) к участию и внедрению стандарта.

Однако, если бы они не участвовали и не взяли на себя обязательства по внедрению новых функций, то усилия комитета, возглавляемого пользователями, не стоили бы времени.

Если вы думаете только об атрибутах statemachine и ROM / RAM, нам действительно нужна некоторая согласованность с промышленностью - текущее состояние вызывает недоумение.