разница между std_logic и std_logic_vector (от 0 до 0)

Question

Я изучаю дизайн VHDL, загруженный из Интернета. Некоторые порты ввода / вывода объявлены как std_logic_vector (от 0 до 0). Я не понимаю, в чем разница между std_logic_vector (от 0 до 0) и std_logic. Это связано с какой-то оптимизацией? Когда бы вы использовали один вместо другого?

Спасибо.

Answer 1

Код, который вы нашли, может быть сгенерирован автоматически, поэтому многие предприятия предоставляют возможность изменять ширину портов. Чтобы сгенерировать этот код, у них есть некоторый шаблон, и чтобы сделать их настраиваемыми, они создают возможность изменять некоторые статические переменные. Например, они записывают его как std_logic_vector(m-1 downto 0), и пользователь может изменить m в графическом интерфейсе, поэтому, если пользователь введет m = 1 , автоматически сгенерированный код будет иметь std_logic_vector(0 downto 0).