Verilog HDL Port Connection error: выходной или входной порт "xxx" должен быть подключен к выражению структурной сети - PullRequest
Новая
       16

Verilog HDL Port Connection error: выходной или входной порт "xxx" должен быть подключен к выражению структурной сети

0 голосов
/ 02 июля 2018

Я перешел по ссылке ниже, но не могу исправить свои ошибки.

Ошибка подключения к порту HDL Verilog Я пытаюсь скомпилировать коды verilog в Quartus, но выдает ошибку.

Ошибка подключения к порту HDL Verilog в Counter_Top_Module.v (12): выходной или входной порт "out" должен быть подключен к выражению структурной сети

Сообщение об ошибке 

module Counter_Top_Module // TOP FUNCTION
(
 input wire clk_50,
 output reg[7:0] data                           
); 
counter Testing                  // SUB-FUNCTION
(
 .clk                 (clk_50),
 .out                 (data[7:0])
);  

SPI Component                  //// SUB-FUNCTION
 (
.clk_clk                                   (clk_50),  
.pio_out_external_connection_export        (data[7:0])
  );
endmodule

ПОДФУНКЦИЯ 

 module counter    
 (
 input clk,
 output reg[7:0] out
 );

 always @(posedge clk) begin
   out <= out + 1;
 end

 endmodule
...