Я пытаюсь написать тестовый стенд для своего кода System Verilog. Однако, когда я пытаюсь прочитать тестовые векторы из файла, он жалуется на «Verilog HDL Syntax Error».
Вот соответствующая часть файла testbench:
initial
begin
$readmemb("controller_testvectors.tv", testvectors);
vectornum = 0; errors = 0;
reset = 1; #22; reset = 0;
end
Вектор теста файл, который я знаю, хорош, потому что он был предоставлен моим инструктором (можно найти по этой ссылке: http://pages.hmc.edu/harris/class/e85/controller.tv.txt).
Когда я пытаюсь скомпилировать свой стенд, я получаю следующее сообщение об ошибке:
Verilog HDL syntax error at controller_testvectors.tv(22) near text: _. Check for and fix any syntax errors that appear immediately before or at the specified keyword...