Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом системы-verilog
0
голосов
0
ответов
ОШИБКА ПОКАЗЫВАЕТ, что на фабрике не зарегистрирован ни один тестовый класс, и не найден запрашиваемый тест из вызова run_test (d_test)
shubham goyal
/
28 апреля 2020
системы-verilog
увм
0
голосов
2
ответов
Двунаправленное ограничение с использованием оператора импликации
user3510047
/
28 апреля 2020
системы-verilog
0
голосов
1
ответ
Verilog HDL Синтаксическая ошибка при попытке прочитать файл testvector?
Jarred Allen
/
26 апреля 2020
verilog
системы-verilog
кварт
1
голос
3
ответов
Не удается создать файл символов для модуля, поскольку порт имеет неподдерживаемый тип
Zacharie McCormick
/
25 апреля 2020
verilog
плис
системы-verilog
кварт
0
голосов
0
ответов
Модель UVM RAL: Явный прогноз несопоставленных регистров
Henry
/
24 апреля 2020
системы-verilog
увм
0
голосов
3
ответов
Quartus Prime выдает ошибку по команде $ error
Zacharie McCormick
/
23 апреля 2020
verilog
плис
системы-verilog
кварт
intel-fpga
1
голос
2
ответов
Постоянное дополнение в Verilog
nalzok
/
20 апреля 2020
язык-адвокат
verilog
константы
системы-verilog
iverilog
0
голосов
1
ответ
Может кто-нибудь объяснить это странное поведение системы?
user1978273
/
18 апреля 2020
системы-verilog
0
голосов
1
ответ
Существует ли эффективный способ вычисления наименьшего N чисел из набора чисел в аппаратном обеспечении (HDL)?
Varun Govind
/
18 апреля 2020
системы-verilog
лвп
0
голосов
1
ответ
Существует ли метод systemverilog для проверки временной детализации?
user1978273
/
15 апреля 2020
системы-verilog
0
голосов
1
ответ
SystemVerilog: $ urandom_range дает значения вне диапазона
Varun Govind
/
14 апреля 2020
системы-verilog
лвп
0
голосов
1
ответ
systemverilog: tri0 vs pulldown - есть ли разница?
John Lonergan
/
11 апреля 2020
системы-verilog
три-состояния-логи-c
0
голосов
3
ответов
Как получить защелку с назначением блокировки?
Alexis_FR_JP
/
09 апреля 2020
системы-verilog
vivado
0
голосов
1
ответ
Один IMP_PORT подключен к нескольким EXPORTS
noobuntu
/
26 марта 2020
системы-verilog
uvm
2
голосов
3
ответов
systemverilog конкатенация распакованных массивов
dsula
/
24 марта 2020
системы-verilog
0
голосов
1
ответ
Функция оператора [$] в системном verilog при объявлении объектов класса
Udhay Sankar
/
21 марта 2020
системы-verilog
1
голос
1
ответ
Каким образом описать интерфейс модов UART?
Андрей Солодовников
/
17 марта 2020
системы-verilog
увм
0
голосов
1
ответ
System Verilog Generate - Невозможно получить доступ к локальным шинам в предыдущих циклах, используя $ size
doba
/
17 марта 2020
системы-verilog
0
голосов
0
ответов
Моделирование различных уровней безопасности в UVM RAL
Arun D'souza
/
13 марта 2020
системы-verilog
увм
0
голосов
1
ответ
В чем разница между uvm_component parent = null, uvm_component parent и uvm_component parent = ""?
Rohan Somanchi
/
11 марта 2020
системы-verilog
увм
0
голосов
2
ответов
Способ иметь функцию вроде urandom_range (); который будет возвращать уникальные значения?
user13037833
/
10 марта 2020
системы-verilog
1
голос
1
ответ
Объединение ассоциативных массивов
Arun D'souza
/
02 марта 2020
системы-verilog
увм
0
голосов
1
ответ
uvm configure_phase никогда не вызывается
user1978273
/
01 марта 2020
системы-verilog
uvm
0
голосов
2
ответов
SystemVerilog: виртуальные модули против виртуальных интерфейсов
pico
/
29 февраля 2020
системы-verilog
uvm
0
голосов
2
ответов
Как я могу привести к longint unsigned в systemverilog?
Topa
/
28 февраля 2020
системы-verilog
verilator
Страница:
1
2
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...