Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом vivado
0
голосов
1
ответ
как уменьшить размер целого числа в битах в vivado
Wella Ayuni
/
06 августа 2020
целое-число
vhdl
fpga
vivado
0
голосов
0
ответов
Передатчик и приемник UART на шине AXI
PeppeDAlterio
/
10 июля 2020
встроенный
vhdl
оборудование
uart
vivado
0
голосов
0
ответов
Огромное использование памяти в Xilinx Vivado
yildizabdullah
/
09 июля 2020
xilinx
vivado
0
голосов
3
ответов
Установка переменных модулей
David Cain
/
20 июня 2020
verilog
system-verilog
создание-экземпляра
xilinx
vivado
0
голосов
1
ответ
Невозможно запустить пост-синтез vivado
Gautam Raj Kollabathula
/
17 июня 2020
vhdl
моделирование
fpga
xilinx
vivado
1
голос
3
ответов
VHDL: отключение кнопок (или нет, в зависимости от обстоятельств)
Jamesdeluk
/
06 мая 2020
vhdl
fpga
xilinx
vivado
противодействие
0
голосов
0
ответов
Доступ к компонентам R, G и B пикселя в изображении (8UC3) для выполнения операций с пикселями в Vivado Hls
Anoop Krishna
/
04 мая 2020
c++
opencv
обработки-изображений
vivado
vivado-hls
0
голосов
1
ответ
Почему вивадо 2017.4 показывает ошибку здесь?
Prasanna Shanbhogue
/
04 мая 2020
verilog
xilinx
vivado
сбис
iverilog
0
голосов
1
ответ
Ошибка моделирования: транзакции не в порядке возрастания GHDL
Persistence
/
03 мая 2020
vhdl
моделирование
fpga
vivado
ghdl
0
голосов
0
ответов
Ошибка: невозможно получить доступ к памяти * переменная * непосредственно в Verilog
Badrinadh Gupta
/
02 мая 2020
verilog
vivado
0
голосов
1
ответ
Эффективно получить параметр из обобщенных VHDL
Persistence
/
01 мая 2020
vhdl
fpga
xilinx
vivado
ghdl
0
голосов
1
ответ
Почему симулятор застрял в Vivado
abhijith
/
29 апреля 2020
verilog
vivado
0
голосов
0
ответов
Vivado Xilinx 2019.2: ОШИБКА: [XSIM 43-3238] Не удалось связать дизайн
Takudzwa Shumbamhini
/
28 апреля 2020
verilog
моделирование
xilinx
vivado
испытательный-стенд
0
голосов
0
ответов
Vivado HLS: отсутствует двоичный оператор перед токеном "("
claptrap
/
28 апреля 2020
c
vivado
vivado-hls
0
голосов
0
ответов
Как я могу подключить сигнал out y от mux4: 1 к входу mux4: 1 в приложении для автоматизации состояний в VHDL?
Alin
/
28 апреля 2020
vhdl
fpga
xilinx
vivado
0
голосов
0
ответов
VHDL: Почему '0' XOR '0' = '1' в моем дизайне
Tobias
/
21 апреля 2020
vhdl
моделирование
xilinx
vivado
1
голос
1
ответ
В чем разница между типами переменных integer и reg в Verilog?
RMarms
/
20 апреля 2020
verilog
vivado
0
голосов
1
ответ
Не удается получить выходное значение для испытательного стенда Verilog (имитация цепи C17 из ISCAS 85)
cannon21
/
16 апреля 2020
verilog
vivado
0
голосов
1
ответ
Существуют ли средства Vivado и Quartus, определяющие c, которые RTL может использовать для предварительной обработки?
Nolen White
/
15 апреля 2020
fpga
vivado
кварт
intel-fpga
0
голосов
0
ответов
Не удалось открыть аппаратный дизайн Petalinux
lee1591
/
10 апреля 2020
linux
makefile
vivado
пета-linux
0
голосов
3
ответов
Как получить защелку с назначением блокировки?
Alexis_FR_JP
/
09 апреля 2020
системы-verilog
vivado
1
голос
1
ответ
Объявите массив так, чтобы адрес был выровнен по 16-байтовым границам
Nazar
/
07 апреля 2020
c++
sdk
vivado
кора-а
0
голосов
0
ответов
Использование Float Math в VHDL, получение неверного ответа
Natalie E
/
07 апреля 2020
с-плавающей-точкой
vhdl
xilinx
vivado
ieee
0
голосов
1
ответ
Вычислить время обработки Verilog с использованием моделирования и использования FPGA
Jay Desai
/
04 апреля 2020
verilog
fpga
xilinx
vivado
0
голосов
0
ответов
HWICAP 3.0 перестал работать после обновления Vivado Project до 2019.2
Godspped
/
31 марта 2020
xilinx
vivado
Страница:
1
2
3
4
5
6
...
8
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...