Немного предыстории: В Vivado есть CLI, который можно вызвать из командной строки Windows,...

Я пишу простую программу на Vivado для отображения чистого стабильного изображения на экране через...

У меня есть удаленный сервер, на котором работает Ubuntu. Я использую терминал (SSH) для входа на...

Я пытаюсь реализовать 32-битный множитель кабины на плате zybo FPGA, используя XILINX vivado 2019.1

Я пытаюсь использовать генератор распределенной памяти, представленный vivado, для хранения...

Я столкнулся с ошибкой при попытке записать dict в файл json. После поиска в Интернете я нашел это...

Я новичок в VHDL, пытаюсь написать код, который рассчитывает от 0000 до 0099 на моей плате...

Я хочу сделать свертку в моей FPGA. У меня есть массив, в котором хранится изображение, которое...

Я новичок в ПЛИС, и недавно я попробовал очень простую программу с плавным светом, которая хорошо...

Я пытаюсь подключить zed-board к последовательной связи с python, но моя оболочка python не...

Я пытаюсь создать FSM в VHDL. Однако инструмент синтеза, который я использую (Vivado), не будет...

Я ищу справку о том, как использовать sds_mmap, чтобы получить виртуальный адрес для данного...

Я использую IP-адрес мастера синхронизации для генерации трех разных часов, начиная с тактовых...

Все говорят, что вы не должны смешивать блокирующие и неблокирующие назначения в Verilog, но что...

Я пытаюсь внедрить процессор riscv (процессор картошки) в vivado.Я добавил VHDL файлы процессора в...

Я пытаюсь принять этот сигнал: сигнал Fx3_bridge: std_logic_vector (1 downto 0); К этому выходному...

Как создать IP-ядро, созданное с помощью Vilado IP-интегратора Xilinx в vhdl, используя синтаксис...

Я пытаюсь читать из текстового файла в моем коде синтеза. Тем не менее, я получаю сообщение об...

Если вы добавляете IP-адрес пользователя в свой проект, содержащий пакет файлов verilog или vhdl...

Предположим, у вас есть ядро ​​RTL без осевой шины для файлов verilog или vhdl, и вы добавите их в...

Я разделил сигналы filter_y_out и filter_x_out, но я не знаю, как их использовать SIGNAL...

Я получаю сообщение об ошибке, в котором говорится, что моя цель - 17 бит, а источник - 33 бита.Я...

По сути, эта проблема связана с отображением IO верхнего уровня verilog или vhdl на неиспользуемые...

Допустим, я построил проект FPGA vivado Zynq, и я хочу написать и прочитать порт Zynq «M_AXI_GP0»...

Я бы поклялся, что в vivado есть ошибка, заключающаяся в том, что он никогда не обновляет...