По сути, эта проблема связана с отображением IO верхнего уровня verilog или vhdl на неиспользуемые выводы FPGA Xilinx.
Старый компилятор FPGA Xilinx, "ISE", использовался для предоставления вам отчета о«назначения выводов», которые компилятор смог отобразить в битовый файл, когда компилятор закончил генерировать двоичный файл FPGA для загрузки.
Однако, с компилятором Vivado FPGA Xilinx, я понятия не имею, где этот отчетнаходится ...
Кто-нибудь знает, где найти отчет или что компилятор ПЛИС фактически сопоставил с выводами ПЛИС после завершения компиляции?
В принципе, я хочу увидеть, чтоVivado принял IO, которые я перечислил в файле ограничений Xilinx, и смог завершить их сопоставление с выводами FPGA в выходном файле битового компилятора.