В моем VHDL у меня есть интерфейс верхнего уровня подчиненного устройства APB и мастер-порт AXI,...

Я написал несколько RTL vivado, а затем добавил некоторые атрибуты vhdl к портам сущности, чтобы...

Мой проект заключается в создании звука сирены с использованием платы Digilent Nexys 4 с...

Я ожидаю, что следующий код просто сгенерирует два элемента И, но ворота процедуры получат защелку...

У меня есть несколько аппаратных IP-адресов, которые мне нужно синтезировать. И IP содержит...

Я установил связь между клавиатурой USB HID и Nexys 4 ddr. Мне удалось вывести буквы, которые я...

Я пытаюсь преобразовать код SystemC в Verilog, используя vivado hls, однако я не могу этого сделать...

Я использую vivado 2017.1, и моя цель - рассчитать энергопотребление FIR-фильтра.Я пишу в verilog в...

У меня есть школьный проект, в котором мне нужно создать связь между клавиатурой USB HID и...

Мой компонент читает из оперативной памяти, выполняет некоторые вычисления и записывает обратно в...

Я написал FSM на VHDL, и мне нужно, чтобы каждый процесс решал логические и арифметические...

Я написал функцию Bash, которая использует sed для добавления цвета в Vivado.Интерактивный режим...

У меня есть одна программа verilog, которую я не могу изменить, и ей нужно 16 входов и 1 выход. Мне...

Я пытаюсь создать 4-битный фулладер из 1-битного фулладдера, но используемая мной платформа VIVADO...

У меня есть некоторые проблемы с моими кодами verilog.Ошибка, как описано в заголовке.Я не знаю...

Эта программа должна иметь возможность выводить синусоидальную волну на испытательный стенд, где...

Я пытаюсь переместить нашу большую сборку FPGA в среду CI Jenkins, но сборка зависает в конце...

В настоящее время я работаю в vivado 2018.3.1, и мне нужно сделать статический анализ времени для...

Мне нужно отправить сигнал с помощью доски, которая включает в себя Zynq. Я создал пользовательское...

Я пытаюсь запустить поведенческое моделирование на своем коде Verilog в Vivado, однако после...

Я получаю эту ошибку, когда пытаюсь выполнить симуляцию после синтеза на своем стенде в Vviado. Я...

Я работаю над Zynq 7z030 и пытаюсь получить данные о DDR со стороны PL. Я использую код опроса AXI...

Я использую vivado для загрузки прошивки в плату и проведения некоторых тестов. Это рекурсивный...

Я внедряю MLP ANN на Zedboard, в Vivado 2017.4 Xilinx ISE, в Windows10.На самом деле я пытаюсь...

Мне нужно сложить верхнюю половину двух изображений (hls :: Mat) вместе. В итоге у меня возникли...