Я пытаюсь сбросить значения входов в цепи, когда начинается сигнал сброса. Я пишу на Vivado от...

Я создал функцию «my_func» в пакете, которая при вводе с x производит матрицу целых чисел формы...

Я пытаюсь прочитать значение из BROM, которое я сгенерировал из Block Memory Generator в Vivado...

У меня есть два идентичных (с помощью моделирования) процесса триггера в verilog. Первое - это...

Я пытаюсь создать какое-то оборудование в SystemVerilog, и я столкнулся с проблемой, на которую не...

Я понимаю, что изменения в сигнале внутри процесса будут иметь место в конце процесса.Мне нужен...

Рассмотрим простую систему с PS (Процессорная система) с включенным AXI3 Master, подключенным к...

Рассмотрим межсоединение AXI4 на стороне PL (FPGA). Когда я дважды щелкаю, чтобы увидеть доступные...

Просто хотел спросить, в чем разница между безопасными и незащищенными транзакциями, когда речь...

Что касается Vivado, как можно проверить конструкцию, скажем, общий сценарий умножения матриц.Если...

Я получаю эту ошибку при попытке реализовать D-триггер и имитировать его: VRFC 10-718] формальный...

Я пытаюсь запустить FSM и Adder в VHDL, чтобы он действовал как торговый автомат, но я получаю...

В настоящее время я использую два BAR в мосте AXI для PCIe. Следующая комбинация работает BAR0: 128...

Я хотел бы объявить объект с портами верхнего уровня, который может относиться к одному из...

Мы разрабатываем систему с пользовательским процессором, Microblaze и некоторыми периферийными...

Функция кода получает код операции, она будет выполнять задачу на переднем крае часов.Я студент...

Я работаю в лаборатории, которая включает перемещение зеленого квадрата через монитор, избегая при...

А что это, если это не так? Все, что я читал о TCL, гласит, что все это просто строка в нем.Внутри...

Что я сделал не так с выбранным назначением сигнала в моем коде VHDL? with s select x <= a when...

Это может быть глупый вопрос ... Я хочу создать демультиплексор с одним входом: a, байтом и двумя...

Я использую System Verilog. Мой файл дизайна верхнего уровня имеет 1-битный вывод bsOut. Я также...

У меня есть два объекта на тестовом стенде systemverilog.Один из них предоставляет несколько...

Я пытаюсь использовать цикл for для подсчета повторного старшего бита в 32-битном числе. Для этого...

Я получаю свой выходной сигнал умножения матриц в шестнадцатеричном виде, но не в виде матрицы, как...

Я пытаюсь синтезировать Rocket-Chip на Vivado. Мне удалось запустить симуляцию на Вивадо и получить...