Я хотел бы объявить объект с портами верхнего уровня, который может относиться к одному из нескольких типов, основанных на универсальном шаблоне, а затем выполнить различные действия в архитектуре на основе этого универсального шаблона.Я рассмотрел прохождение универсальных типов, но, похоже, это не совсем то, что я ищу.Возможно, какой-то способ использовать другой пакет, основанный на универсальном и объявив разные подтипы в каждом пакете?
Непосредственной целью является решение смутно надоедливой проблемы необходимости вводить
input_data(0) => data
, когда gDataWidth другого универсального компонента равен единице, а данные имеют тип std_logic..
Но в будущем было бы неплохо разрешить пользователям вводить, скажем, неподписанные символы, а блок преобразовывать сигнал внутри себя во все, что требуется.
Таким образом, идеальное решение позволило быдля портов верхнего уровня, которые будут основаны на этом универсальном, а затем для меня для генерации различных компонентов таким же образом.
Поддерживается ли что-нибудь подобное в VHDL 2008?Это, конечно, синтезируемый, так что я не знаю, почему это было бы невозможно.