У меня есть два объекта на тестовом стенде systemverilog.Один из них предоставляет несколько 32-битных векторов, и мне нужно соединить их как массив векторов с другим объектом.Я создал регистр в systemverilog testbench reg [31:0] fifo_D[0:7];, но независимо от того, какую перестановку создаваемого мной reg я получаю, я получаю сообщение об ошибке: ОШИБКА: [VRFC 10-717] формальный порт array_data типа array_t не совпадает с фактическим типом reg.В пакете VHDL у меня есть type array_t is array (0 to 7) of std_logic_vector(31 downto 0);
Заранее спасибо