Симуляция загрузки никогда не заканчивается на Vivado - PullRequest
Новая
       47

Симуляция загрузки никогда не заканчивается на Vivado

0 голосов
/ 04 мая 2018

Я пытаюсь проверить мой VHDL-код, например: 

entity fulladder4bit is
    port( a,b,cin: in std_logic;
          s,cout: out std_logic);
end fulladder4bit;

architecture FA4 of fulladder4bit is
    signal p,g: std_logic;
begin
    p<= a xor b;
    g<= a and b;
    s<= p xor cin;
    cout<= g or (p and cin);
end FA4;

Итак, я написал этот тестовый стенд: 

entity fulladd4_testbench is
end fulladd4_testbench;

architecture FA4_TB of fulladd4_testbench is
    component fulladder4bit is
        port( a,b,cin: in bit;
              s,cout: out bit);
    end component;

    signal iA: bit;
    signal iB: bit;
    signal iCin: bit;
    signal oS: bit;
    signal oCout: bit;

begin
    fa4: fulladder4bit port map(iA, iB, iCin, oS, oCout);

process
    begin
        iA<='1';
        iB<='1';
        iCin<='0';    
end process;
end FA4_TB;

end FA4_TB;

Я следовал учебному пособию (выпущенному моим учителем) и щелкнул «Синтез выполнения» и после «Симуляции выполнения», но загрузка симуляции никогда не заканчивается, теперь я нажимаю «Отмена», и ни для чего загрузка никогда не заканчивается! Я делаю некоторые ошибки?

Я использую Vivado

...