Xilinx, Zynq, AXI4 взаимосвязаны.Каковы последствия для производительности при настройке среза регистра и параметров данных fifo? - PullRequest
Новая
       120

Xilinx, Zynq, AXI4 взаимосвязаны.Каковы последствия для производительности при настройке среза регистра и параметров данных fifo?

0 голосов
/ 26 декабря 2018

Рассмотрим межсоединение AXI4 на стороне PL (FPGA).

AXI Interconnect Block

Когда я дважды щелкаю, чтобы увидеть доступные опции, в подчиненных интерфейсах появляется вкладка.Содержит следующие параметры.

enter image description here

Какова цель включения секции регистра?Внешний относится к кэшу L2?А что означает Авто?

Какова цель включения Data FIFO?Для пакетных транзакций?Разве контроллер DMA не имеет своего собственного FIFO?

1 Ответ

0 голосов
/ 14 января 2019

Регистрация срезов

Включение Регистрация срезов ( AXI Interconnect v2.1 - стр. 93 ) в основном создает конвейер между вашим ведущим и подчиненным соединениями AXI для разрывакритический путь времени.Кажется, он не имеет ничего общего с кэшем L2.Доступные опции предоставляют вам следующее (стр. 113):

  • Если выбрано None (0), срез регистра не вставляется.
  • Если выбрано Outer (1)срез регистра вставляется на стороне SI иерархии ячеек SI-ответвителя.
  • Если выбран параметр Auto (2), срез регистра автоматически вставляется в иерархию ячеек SI-ответвителя, если ячейки ответвителя SI с общей синхронизациейпути обнаружены.
  • Если выбрано Outer и Auto (3), срез SI вставляется на стороне SI иерархии ячеек SI-ответвителя, и дополнительный срез регистра может быть вставлен, если ящики SI-ответвителя с общей синхронизациейобнаружены пути.

Справочное руководство AXI содержит руководство по оптимизации системы AXI на стр. 91. Например, в нем говорится: "Большие и сложные блоки IP, такие какпоскольку процессоры, контроллеры памяти DDR3 и мосты PCIe являются хорошими кандидатами для включения секций регистров. Секция регистров нарушает временные тракты ипредоставляет инструментам Place and Route (PAR) большую свободу для перемещения большого IP-блока от перегрузки ядра межсоединения и другой логики IP-адреса. " Тем не менее, я рекомендую прочесть весь этот раздел как чрезмерное использование регистрасрезы могут быть контрпродуктивными. " и это действительно зависит от дизайна вашей системы.

Data FIFO

Цель включения Data FIFO состоит в том, чтобы обеспечить буферизацию данных ивключить более высокую пропускную способность.Опция 32 с глубоким режимом обеспечивает 32-канальный FIFO на основе LUT-RAM (только для канала данных), в то время как 512 в глубину (пакетный режим) обеспечивает пакетный FIFO на основе глубины 512 ГБ,Режим пакетного FIFO обеспечивает дополнительный 32-канальный FIFO в канале адреса с соответствующей расшифровкой, чтобы избежать полной / пустой задержки в середине пакетов.Это в основном добавляет задержку к операциям чтения / записи, чтобы избежать задержек.Прочитайте следующие страницы для получения более подробной информации.( AXI Interconnect v2.1 - стр. 94 ).Опции обеспечивают следующее:

  • Если значение параметра равно 0, данные FIFO не вставляются.
  • Если значение параметра равно 1, данные FIFO глубиной 32 вставляются.
  • Если значение параметра равно 2, вставляется FIFO данных глубиной 512 и включается функция пакетного режима.

Наконец, я не знаю точных реализаций DMA Xilinx, но яполагаю, что намерение включить буфер было бы, если бы ваш принимающий модуль был не так быстр, как ваш DMA .То есть DMA может предоставить больше данных, чем может прочитать ваш модуль, поэтому буферизация его вывода может повысить скорость связи (и освободить ваш DMA быстрее в некоторых случаях).

...