Пожалуйста, смотрите это для лучшего разъяснения моего кода Что происходит, когда мы объявляем...

У меня следующий вопрос Реализация схемы, которая сдвигает 32-битный вектор на два влево и...

Я пытаюсь создать экземпляр массива параметров, например, module top(); parameter array_size = 10;...

Я использую IP-адрес мастера синхронизации для генерации трех разных часов, начиная с тактовых...

Есть ли способ ограничения бинов, сгенерированных в покрытии переходов, в точках покрытия System...

Я хочу записать $ финиш в uvm_component.Я имею в виду, что мой uvm_component должен выполнять...

Я хочу использовать распакованный массив параметров для настройки моего модуля. Я попытался...

Я разрабатываю агент UVM для протокола, в котором транзакции rx и tx передаются по одним и тем же...

Предположим, у меня есть упакованная структура: typedef struct packed { logic a; logic [7:0] b; bit...

class AAA; rand int a; rand bit b; constraint aaa; class BBB extends AAA ; constraint aaa {a>4...

Есть ли способ узнать в моей верхней части тестового стенда о текущей фазе иерархии UVM ?.Поскольку...

Я хочу проверить в своем проекте, что, когда сигнал b получен, тогда сигнал a должен был быть...

Я создаю UVM VIP, который может переключать полярность часов.В интерфейсе используется тактовый...

Я разработал тестовую среду для модели памяти FIFO в SystemVerilog, в которой я сталкиваюсь с этой...

Я пытался написать код симуляции системы Verilog. Однако, когда я попытался записать какое-то...

Попытка сделать этот фрагмент существующего кода более компактным. if(argA) { struct_A_s addr;...

У меня есть конкретный вопрос и просьба о более общих указаниях. У меня вопрос, какой самый чистый...

Предположим, есть матрица 2d пикселей размером 1920 x 1080. Я хочу ограничить матрицу таким образом...

Для сброса отдельных агентов тестовой среды я пытаюсь перенести их в отдельные домены.Однако я...

Я устанавливаю новый код UVM и хочу сделать код OOMR в своем коде uvm. Нужно ли избегать концепции...

Я новичок в UVM и пытаюсь проверить схему памяти, в которой я пытаюсь выполнить последовательность...

Можно ли привести структуру SystemVerilog к какому-либо стертому указателю, например void *? Мне...

Раздел 12.2.8 IEEE UVM говорит о uvm_tlm_fifo классах.Мне было интересно, зачем нам нужны экспорты...

Глядя на базовые классы uvm, я заметил, что метод uvm_sequence_item get_type_name не определен как...

Для ncsim https://community.cadence