В моем файле ckt.sv есть мой модуль ckt (который я должен синтезировать) и мой модуль testbench...

Я хочу проверить в своем проекте, что, когда сигнал b получен, тогда сигнал a должен был быть...

Предположим, у меня есть следующее утверждение. Теперь я хочу, чтобы сигнал А оставался стабильным...

Блокирует ли управление событиями Verilog выполнение процедуры до наступления события? Рассмотрим...

У меня есть массив интерфейсов.Я знаю, что массив экземпляров и интерфейсов не похож на обычные...

В стандарте Verilog четко указано, что между проволокой и трипом нет функциональной разницы

Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b0; a <=...

У меня есть следующее свойство в systemverilog: property rule_1(trig, prop, clk, rst=1'b0);...

Синтаксис был верным, я перепутал два цикла, не выдавая ничего правильного, когда ожидал...

Я новичок в SVA.Я пытаюсь привязать контролер к модулю dut внутри модуля.Законно ли это делать?...

Допустим, у меня есть три сигнала: вход clk_in, вход rst_b, выход clk_out.Как я могу получить...

У меня есть следующее свойство SVA: $rose(hresetn) |-> ( ##[0:$] $rose(signal_a) ##[0:2]...

Я хочу проверить, является ли сигнал «a» высоким до тех пор, пока не будет подтвержден сигнал «b»....

Я пытаюсь проверить дизайн, написанный на VHDL, используя утверждения SystemVerilog.однако у меня...

У меня продолжает возникать эта проблема, когда я пытаюсь назначить выходные значения в всегда...

Я новичок в SVA.У меня есть вопрос о причастности SVA. 1: sequence s1; 2: start ##[1:$] !start; 3:...

До сих пор я изучал verilog HDL reg [7: 0] a [0: 3] означает массив из 4 a's , и каждый a имеет 8...

Я столкнулся с проблемой при попытке написать это утверждение.Я пытался утверждать сценарий, что...