Утверждение системы Verilog для обнаружения переключения часов после определенного цикла - PullRequest
0 голосов
/ 13 апреля 2019

Допустим, у меня есть три сигнала: вход clk_in, вход rst_b, выход clk_out.Как я могу получить утверждение, чтобы проверить, переключается ли clk_out только после 2 циклов clk_in после нарастающего фронта rst_b.Утверждение должно завершиться неудачей, если clk_out задерживается более / менее чем на 2 цикла и clk_out останавливается до того, как rst_b станет 0.

Я пробовал это: property_assert: свойство assert (@ (posedge clk_in или negedge clk_in) $ rose(rst_b) | -> ((## [0: 3] clk_out == 0) и (## 4 (clk_out == clk_in))));

, но все равно передается следующий сигнал enter image description here

...