Как обеспечить высокий уровень сигнала, пока в System Verilog не будет установлен другой сигнал

Question

Я хочу проверить, является ли сигнал «a» высоким до тех пор, пока не будет подтвержден сигнал «b».

сигнал «a» не должен становиться 0 до того, как сигнал «b» = 1;

Как это сделать, используя параллельные утверждения?

Answer 1

assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);